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名 称： |
システム実装CAE研究会公開研究会(平成19年度第2回) |
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日 時： |
2007年12月12日(水)13:30～17:00 |
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場 所： |
回路会館 地下会議室
JR中央線西荻窪駅下車徒歩約7分
〒167-0042 東京都杉並区西荻北3-12-2
TEL.03-5310-2010
地図→http://www.e-jisso.jp/intro/intro07.html |
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テーマ： |
システム実装を支える設計・シミュレーション技術
―チップ・パッケージ・ボード間協調設計における性能評価および設計最適化技術― |
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プログラム： |
| 13:30～14:30 |
オンチップ・モニタによるLSIとPCBのノイズ評価
永田 真(神戸大)
[要旨]
LSIに搭載可能なオンチップ・モニタ技術により、オンチップと オンボードの電源ノイズとその影響を評価できる。電源ノイズが 引き起こす、回路性能劣化、回路誤動作、そして電磁波干渉の 問題について、実測・解析の事例を報告する。 |
| 14:30～15:05 |
パッケージ産業からみたシステム全体特性
清水 幸男(新光電気工業)
[要旨]
消費者が接する製品のベンダーと異なり、部品ベンダーが具体的 な製品システム全体の特性に直接関与する機会は少ないが、部品 設計のためには、それがシステム全体に及ぼす影響を、少なくと も推定する能力が求められる。ここでは、部品の特性とシステム 全体の特性との関わり、システム全体に対するシミュレーション とその検証に関して、4つの例を紹介するものとする。 |
| 15:05～15:40 |
高速メモリインターフェイス設計におけるLSI-PCB一体解析の適用
徳田 和彦(富士通アドバンストテクノロジ)
[要旨]
従来はLSI開発とPCB開発がそれぞれ単体で別々に解析を行っていたが、 高速伝送ではばらつきに対するマージンが少なく、LSIとPCBが一体と なった状態で解析し、システムレベルでのノイズ対策や設計マージンの 適正化を図ることが必要となる。そこでLSIとPCBの一体解析を行う場合 のモデル化手法を紹介し、高速メモリインターフェイス搭載LSIとPCB設 計への適用事例を紹介する。 |
| 15:50～16:25 |
グランドプレーンの不連続評価・差動線路測定におけるDe-Embedding手法
荻野 聡(アジレント・テクノロジー)
[要旨]
高周波では、グランド自身がもつインピーダンスが顕著となり、 設計の重要なファクタとなる。本稿ではグランド内の不連続に 着目し測定とシミュレーション両面から検討した結果、および 差動線路におけるDe-Embedding手法について報告する。 |
| 16:25～17:00 |
熱と騒音の最適化解析
塚本 研二(日本電気)
[要旨]
LSI等の電子部品の発熱量増大と装置の高密度化により高い冷却 性能と低騒音化を両立させることが重要になっている。熱流体 解析ソフトと騒音解析ソフトを最適化解析ソフトを用いることに より連携し消音マフラーの最適化解析を行った事例を紹介する。 |
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参加費： |
| 会員 |
3,000円 |
| 非会員 |
6,000円 |
| 学生会員 |
1,000円 |
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参加費
支払い方法: |
当日、会場受付にて、現金でお支払い下さい。
（できる限りつり銭のないようお願いします。） |
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参加申込
方法： |
下記の書式に必要事項を記入の上、電子メールでお申込み下さい。
システム実装CAE研究会御中
12月12日公開研究会参加申込書
下記の通り申し込みます。
(1)氏 名：
(2)社名/学校名：
(3)E-mail：
(4)会員種別:会員(会員番号: )・非会員・学生
(5)領収書：要・不要
(6)今後、当研究会開催の連絡の要否【非会員の方のみ】：要/不要(*1)
*1：「要」とご連絡いただいた方は今回頂いたメールアドレス宛に 案内させて頂きます。 |
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申込締切： |
2007年12月11日(火)
(ただし、先着120名様まで受付、定員に達し次第締切らせていただきます。) |
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申込先： |
シャープ 谷 貞宏
e-mail: 0712CAE_uketsuke@keim.cs.gunma-u.ac.jp |
