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1.名称： |
システムJisso-CAD/CAE研究会公開研究会(平成21年度第2回) |
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2.日時： |
2009年12月1日(火)13:30～17:00 |
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3.場所： |
エレクトロニクス実装学会 会議室(回路会館 地下１階)
JR中央線西荻窪駅下車徒歩約7分
〒167-0042 東京都杉並区西荻北3-12-2
TEL.03-5310-2010
地図→http://www.e-jisso.jp/intro/intro07.html |
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4.テーマ： |
システムJissoを支える設計・シミュレーション技術
―パワーインテグリティを中心とした設計・シミュレーションの課題と対応策― |
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5.プログラム： |
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13:30～14:10
実装プリント板の3次元解析手法と新しいシミュレーションスタイルの紹介
小川 隆博(エム・イー・エル)
[要旨]
プリント板全体の3次元解析は規模が大きく困難な場合が多いが，ブロック的に解析を行い，それらを結合させることで全体特性を抽出する手法を示す。さらに，大規模問題において実用的なシミュレータ運用を提供するために，ソルバを２段階に分割するという新しいシミュレーションスタイルを紹介する。 |
| (2) |
14:10～14:50
GHz帯電源系ノイズ抑制のためのEBG構造解析
小林 直樹(NEC)
[要旨]
EBG構造は、GHz帯の幅広い帯域で電源系ノイズを抑制ならしめる構造である。本発表では、その実用化に向けて、構造の小型化や、実装選択肢の拡大等の課題に取り組んでいる内容を、有限要素法やPEEC法によるシミュレーション例を交えながら紹介する。 |
| (3) |
15:10～15:50
SI/PI設計フローおけるEDAツールの検討
上田 千寿(エーイーティー)
[要旨]
PWB設計においてシグナルインテグリティ及びパワーインテグリティを検討するさまざまなEDAツールが各ベンダーより提供されている。本稿ではPWB設計を行う初期段階の検討を行うツール、レイアウトチェックツール、2次元電磁界解析、3次元電磁界解析ツールまで段階ごとにツールの特徴、有用性の調査考察を行い報告する。 |
| (4) |
15:50～16:30
電源ノイズを低減する協調デザイン・協調シミュレーションの実践
高橋 成正(日本IBM)
[要旨]
本稿では電源系のチップ・モデル(電流変化、容量)と許容ノイズ電圧値を仮定し、簡単な電源等価回路を用いて ターゲット・インピーダンスの算出方法を示す。また、電源ノイズを低減するための協調デザイン・協調シミュレーションの実践に関して、解析用に作成したパッケージ基板とプリント基板のプロトタイプ・デザインを用い て解説する。 |
| (5) |
16:30～17:00
PI/EMIを考慮した電源設計のフロントローディング
矢口 貴宏(NEC情報システムズ)
[要旨]
プリント基板の電源設計はパワーインテグリティーやＥＭＩに大きな影響を与えるが、現状はプリント基板設計の最後の段階で行われることが多く、装置の品質やコストを損なう危険性がある。そこで、プリント基板の設計初期段階で電源設計を行う場合の課題と一手法を紹介する。 |
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6.参加費： |
会員：3,000円 非会員：5,000円 学生：2,000円
但し、資料代2,000円を含む。 |
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7.参加費
支払い方法： |
当日、会場受付にて、現金でお支払い下さい。
（できる限りつり銭のないようお願いします。） |
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8.参加申込方法： |
下記の書式に必要事項を記入の上、電子メールでお申込み下さい。
システムJisso-CAD/CAE研究会御中
12月1日公開研究会参加申込書
下記の通り申し込みます。
(1)氏 名：
(2)社名/学校名：
(3)E-mail：
(4)会員種別:会員(会員番号: )・非会員・学生
(5)領収書宛名：
(6)今後、当研究会開催の連絡の要否【非会員の方のみ】：
要/不要(*1)
(7)アンケート：今後聴講を希望されるテーマ、
講演者等ございましたら記入をお願いします。
*1：「要」とご連絡いただいた方は今回頂いたメールアドレス宛に案内させて頂きます。
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申込締切： |
2009年11月30日(月)
(ただし、先着100名様まで受付、定員に達し次第締切らせていただきます。) |
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申込先： |
シャープ 谷 貞宏
e-mail：0912CAE_uketsuke＠keim.cs.gunma-u.ac.jp |
