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1.名称： |
システムJisso-CAD/CAE研究会公開研究会(平成22年度第1回)
(マイクロエレクトロニクスショー／JPCAショー併催) |
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2.日時： |
2010年6月4日(金)13:30～17:00 |
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3.場所： |
東京ビッグサイト 部屋未定
135-0063東京都江東区有明 3-21-1 |
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4.テーマ： |
最適化に用いるシミュレーション技術 |
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5.プログラム： |
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13:30～14:10
製造・環境ばらつきを考慮した統計的静的タイミング解析
橋本 昌宜(大阪大学)
[要旨]
本講演では、VLSI製造プロセスの微細化に伴い顕在化している製造ばらつきを考慮した統計的静的タイミング解析を概説する。特にチップ内のばらつきを効率的に取り扱った解析技術を解説し、さらに環境変動である電源ノイズも統一的に扱う解析手法を紹介する。 |
| (2) |
14:10～14:50
最適要素抽出法による高精度LSIパッケージモデリング
大島 大輔(日本電気)
[要旨]
デバイスの高速・高密度化に伴い，実装構造の電気特性を精度よく高速に解析する手法が求められている。従来は計算規模が増大するため、チップ・パッケージ・ボードなどの構造の境界で分割して解析していたが、境界の不連続性によって高周波では精度が低下するという問題があった。不連続部を要素に含め、連続部を分割境界に選ぶ最適要素抽出法を提案し、これにより精度の高い解析が可能となることを紹介する。 |
| (3) |
14:50～15:30
高多層プリント配線板における低インピーダンス化検討に向けたシミュレーション活用事例
二村 和則(沖プリンテッドサーキット)
[要旨]
近年の電子デバイスにおける電源電圧の低電圧化、高電流化に伴い電源、グランド安定化への重要度が増している状況下にある中で、電磁界シミュレーションツールを活用した高多層プリント配線板における電源、グランドの低インピーダンス化に向けた取り組み、事例について紹介する。 |
| (4) |
15:40～16:20
パワーインテグリティ解析を用いた最適フロアプラン検討(仮題)
河村 隆二(ギガヘルツテクノロジー)
[要旨]
パワーインテグリティ解析をフロアプランの段階で有効活用することが出来れば、事前に電源ノイズ発生を予測し、最適な設計ガイドラインの検討が可能である。本講演では、フロアプランでのパワーインテグリティ解析の活用方法に関して、解析事例と共に紹介する。 |
| (5) |
16:20～17:00
パッケージ／ボード設計フローの最適化を目指して
長谷川 清久(イビテック)
[要旨]
パッケージ／ボードの協調設計が必要といわれて久しいが、まだ最適なツール環境はそろっていない。これを補うためには設計者がインプット情報を正しく理解し、最適なタイミングで関係者と情報共有し、適切なアウトプットを行う必要がある。このためにはどんなEDAツールが必要か考える。 |
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6.参加費： |
会員:3,000円 非会員:5,000円 学生:2,000円
但し、資料代2,000円を含む。 |
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7.参加費
支払い方法： |
当日、会場受付にて、現金でお支払い下さい。
（できる限りつり銭のないようお願いします。） |
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8.参加申込方法： |
下記の書式に必要事項を記入の上、電子メールでお申込み下さい。
システムJisso-CAD/CAE研究会御中
6月4日公開研究会参加申込書
下記の通り申し込みます。
(1)氏 名：
(2)社名/学校名：
(3)E-mail：
(4)会員種別:会員(会員番号: )・非会員・学生
(5)領収書宛名：
(6)今後、当研究会開催の連絡の要否
【非会員の方のみ】：要/不要(*1)
(7)アンケート：今後聴講を希望されるテーマ、
講演者等ございましたら記入をお願いします。：
*1：「要」とご連絡いただいた方は今回頂いたメールアドレス宛に案内させて頂きます。 |
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申込締切： |
2010年6月3日(木)
(ただし、先着100名様まで受付、定員に達し次第締切らせていただきます。) |
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申込先： |
シャープ 谷 貞宏
e-mail: 1006CAE_uketsuke@keim.cs.gunma-u.ac.jp |
