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1.名称： |
システムJisso-CAD/CAE研究会公開研究会(平成23年度第2回) |
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2.日時： |
2011年11月28日(月)13:00～17:30(予定) |
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3.場所： |
エレクトロニクス実装学会 会議室(回路会館 地下１階) |
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4.研究会の
テーマ： |
『ノイズ／インテグリティ』
(ノイズに負けない設計/シミュレーション技術) |
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5.研究会プログラム(予定)： |
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研究会の今後の進め方 13:00--13:40
システムJisso-CAD/CAE研究会 |
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東芝 岡野様 13:40--14:25(発表35分/質疑応答10分)
「デジタルプロダクツ開発におけるシミュレーション活用事例」
- 要旨：
- 回路の高速化，大電流・低電圧化，小型・軽量化，高品質・低コスト化など設計難易度が高まっており，製品形態も多様化している。これらの市場要求を短納期で実現するには，いかに設計上流段階においてシミュレーションを組み込むかがカギとなる。これらの取り組みについて，事例を交えながら紹介する。
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| 3) |
パナソニック 飛永様 14:25--15:00(発表25分/質疑応答10分)
「簡易モデルにより電源変動を考慮した複数基板のEMI解析 」
- 要旨：
- 信号周波数の高速化に伴い、EMC課題が高難易度化している。これに対して、LSIの電気特性を考慮してEMCシミュレーションを高精度化することが有効であるが、従来はLSIのモデル化に工数・コストがかかる課題があった。そこで、商品開発への適用可能な簡易的なLSI考慮手法を検討したので報告する。
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| 《休憩 15:00--15:15》 |
| 4) |
アイカ工業 田中様 15:15--16:00(発表35分/質疑応答10分)
「LSI動作起因ノイズ低減のための設計・シミュレーション技術」
- 要旨：
- 高速LSIの動作にともなう電源電圧変動は、半導体の動作不良や放射ノイズの原因になる。よってプリント基板の電源配線設計ではLSI搭載部位の低インピーダンス化や、ノイズ伝播効率の低減が求められる。このための設計方法やシミュレーション、実測との比較を紹介すると共に、LSI電源モデルの重要性を示す。
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| 5) |
トッパンNEC 金子様 16:00--16:45(発表35分/質疑応答10分)
「パワーインテグリティの最適化」
- 要旨：
- プリント基板におけるパワーインテグリティの問題を解決するために、電源インピーダンスの解析事例とターゲットインピーダンスの考え方についてご紹介し、チップパワーモデルを用いた解析事例について御紹介します。
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6.参加費： |
会員:3,000円 非会員:5,000円 学生:2,000円
(資料代2,000円を含む) |
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7.参加費
支払い方法： |
当日、会場受け付けにて、現金でお支払いください。 |
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8.参加申込方法： |
下記の書式に必要事項を記入の上、電子メールでお申込み下さい。
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システムJisso-CAD/CAE研究会宛
11月28日公開研究会参加申込書
下記の通り申し込みます。
(1)氏 名：
(2)社名/学校名：
(3)E-mail：
(4)会員種別:会員(会員番号: )・非会員・学生
(5)領収書宛名：
(6)今後、当研究会開催の連絡の要否【非会員の方のみ】：要/不要(*1)
(7)アンケート：今後聴講を希望されるテーマ、講演者等ござい
ましたら記入をお願いします。：
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*1：「要」とご連絡いただいた方は今回頂いたメールアドレス宛に
案内させて頂きます。 |
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9.申込締切： |
2011年11月25日(月)
(ただし、先着100名様まで受付、定員に達し次第締切らせていただきます。) |
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10.申込先： |
富士通アドバンストテクノロジ 除村 均
e-mail：1111CAE_uketsuke@keim.cs.gunma-u.ac.jp |
